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佳木斯大学语言治疗学
不属于PLD基本结构部分的是____。
·输入缓存
·与非门阵列
·与门阵列
·或门阵列
并联电路块的并联是____。
·ORI
·OR
·ORB
·ANB
从概念上,CPLD是由____组成,具有很长的固定于芯片上的布线资源,通过位于中心的互联矩阵互联起来。
·多个类似PAL的布线资源
·单个PAL的功能块
·单个PAL
·多个类似PAL的功能块
OUTTO指令是____步。
·4
·1
·3
·2
VHDL文本编辑中编译时出现如下的报错信息Error:Line1,Filee:\muxfile\mux21.tdf:TDFsyntaxerror…其错误原因是____。
·程序中缺少关键词。
·错将设计文件的后缀写成.tdf而非.vhd。
·设计文件的文件名与实体名不一致。
·错将设计文件存入了根目录,并将其设定成工程。
在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是____
·PROCESS为一无限循环语句
·进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
·当前进程中声明的变量不可用于其他进程
·敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
下面数据中属于位矢量的是____。
·“11011”
·4.2
·3
·‘1’
在修改程序插入指令时编程器左上角应显示____。
·I
·D
·R
·W
FXON—24M可编程控制有____个输出点。
·14
·12
·24
·10
在VHDL语言中,下列对时钟边沿检测描述中,错误的是____。
·ifclk’eventandclk=‘0’then
·ifclk’stableandnotclk=‘1’then
·iffalling_edge(clk)then
·ifclk’eventandclk=‘1’then
在VerilogHDL模块中,函数调用时返回一个用于____的值。
·输出
·程序包
·输入
·表达式
在VHDL中,语句”FORIIN0TO7LOOP”定义循环次数为____次。
·7
·8
·1
·0
下列哪个FPGA/CPLD设计流程是正确的____。
·原理图/HDL文本输入->适配->功能仿真->综合->编程下载->硬件测试
·原理图/HDL文本输入->适配->综合->功能仿真->编程下载->硬件测试
·原理图/HDL文本输入->功能仿真->综合->编程下载->适配->硬件测试
·原理图/HDL文本输入->功能仿真->综合->适配->编程下载->硬件测试
下列关于CASE语句的说法不正确的是____。
·CASE语句中的选择值只能出现一次,且不允许有相同的选择值的条件语句出现。
·CASE语句中必须要有WHENOTHERS=>NULL;语句。
·CASE语句执行必须选中,且只能选中所列条件语句中的一条。
·条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
主控电路块复位是____。
·SET
·OUT
·MC
·MCR
·输入缓存
·与非门阵列
·与门阵列
·或门阵列
并联电路块的并联是____。
·ORI
·OR
·ORB
·ANB
从概念上,CPLD是由____组成,具有很长的固定于芯片上的布线资源,通过位于中心的互联矩阵互联起来。
·多个类似PAL的布线资源
·单个PAL的功能块
·单个PAL
·多个类似PAL的功能块
OUTTO指令是____步。
·4
·1
·3
·2
VHDL文本编辑中编译时出现如下的报错信息Error:Line1,Filee:\muxfile\mux21.tdf:TDFsyntaxerror…其错误原因是____。
·程序中缺少关键词。
·错将设计文件的后缀写成.tdf而非.vhd。
·设计文件的文件名与实体名不一致。
·错将设计文件存入了根目录,并将其设定成工程。
在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是____
·PROCESS为一无限循环语句
·进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
·当前进程中声明的变量不可用于其他进程
·敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
下面数据中属于位矢量的是____。
·“11011”
·4.2
·3
·‘1’
在修改程序插入指令时编程器左上角应显示____。
·I
·D
·R
·W
FXON—24M可编程控制有____个输出点。
·14
·12
·24
·10
在VHDL语言中,下列对时钟边沿检测描述中,错误的是____。
·ifclk’eventandclk=‘0’then
·ifclk’stableandnotclk=‘1’then
·iffalling_edge(clk)then
·ifclk’eventandclk=‘1’then
在VerilogHDL模块中,函数调用时返回一个用于____的值。
·输出
·程序包
·输入
·表达式
在VHDL中,语句”FORIIN0TO7LOOP”定义循环次数为____次。
·7
·8
·1
·0
下列哪个FPGA/CPLD设计流程是正确的____。
·原理图/HDL文本输入->适配->功能仿真->综合->编程下载->硬件测试
·原理图/HDL文本输入->适配->综合->功能仿真->编程下载->硬件测试
·原理图/HDL文本输入->功能仿真->综合->编程下载->适配->硬件测试
·原理图/HDL文本输入->功能仿真->综合->适配->编程下载->硬件测试
下列关于CASE语句的说法不正确的是____。
·CASE语句中的选择值只能出现一次,且不允许有相同的选择值的条件语句出现。
·CASE语句中必须要有WHENOTHERS=>NULL;语句。
·CASE语句执行必须选中,且只能选中所列条件语句中的一条。
·条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
主控电路块复位是____。
·SET
·OUT
·MC
·MCR