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河南工业职业技术学院EDA
分立器件
VHDL
UART
若在MAX+plusII集成环境下，执行文本输入设计方法，应选择（. ） 方式。
\maxplus2\max2lib\mf是 函数 元件库，包括（ ）、（编码器）、（译码器）
图形文件设计结束后一定要通过（ ） ，检查设计文件是否正确。
执行MAX+p1us Il的“Timlng Analyzer”命令，可以 设计电路输入与输出波形间的（ ）
指定设计电路的输入／输出端口与目标芯片引脚的连接关系的过程称为（ ）
VHDL语言中变量定义的位置是（ ）。
变量赋值号是( ),信号赋值号是( <= )
ASIC
AMPP:Altera
宏功能模块和IP核开发伙伴组织（Altera Megafunction Partners Program）
一个项目的输入输出端口是定义在（ ）中。
描述项目具有逻辑功能的是（ ）
VHDL
UART
若在MAX+plusII集成环境下，执行文本输入设计方法，应选择（. ） 方式。
\maxplus2\max2lib\mf是 函数 元件库，包括（ ）、（编码器）、（译码器）
图形文件设计结束后一定要通过（ ） ，检查设计文件是否正确。
执行MAX+p1us Il的“Timlng Analyzer”命令，可以 设计电路输入与输出波形间的（ ）
指定设计电路的输入／输出端口与目标芯片引脚的连接关系的过程称为（ ）
VHDL语言中变量定义的位置是（ ）。
变量赋值号是( ),信号赋值号是( <= )
ASIC
AMPP:Altera
宏功能模块和IP核开发伙伴组织（Altera Megafunction Partners Program）
一个项目的输入输出端口是定义在（ ）中。
描述项目具有逻辑功能的是（ ）